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基于FPGA的可变尺寸块运动估计高效结构

王 瑞 姜宏旭 李 波

王 瑞, 姜宏旭, 李 波等 . 基于FPGA的可变尺寸块运动估计高效结构[J]. 北京航空航天大学学报, 2009, 35(11): 1339-1343.
引用本文: 王 瑞, 姜宏旭, 李 波等 . 基于FPGA的可变尺寸块运动估计高效结构[J]. 北京航空航天大学学报, 2009, 35(11): 1339-1343.
Wang Rui, Jiang Hongxu, Li Boet al. FPGA-based hardware-efficient architecture for variable block-size motion estimation[J]. Journal of Beijing University of Aeronautics and Astronautics, 2009, 35(11): 1339-1343. (in Chinese)
Citation: Wang Rui, Jiang Hongxu, Li Boet al. FPGA-based hardware-efficient architecture for variable block-size motion estimation[J]. Journal of Beijing University of Aeronautics and Astronautics, 2009, 35(11): 1339-1343. (in Chinese)

基于FPGA的可变尺寸块运动估计高效结构

基金项目: 国家自然科学基金资助项目(60505007)
详细信息
    作者简介:

    王 瑞(1979-),男,陕西靖边人,博士生,matrix_79_79@163.com.

  • 中图分类号: TP 311

FPGA-based hardware-efficient architecture for variable block-size motion estimation

  • 摘要: 针对可变尺寸块运动估计(VBSME,Variable Block-Size Motion Estimation)的硬件结构在现场可编程门阵列(FPGA, Field Programmable Gate Array)上实现时消耗资源多且速度慢的问题,提出了一种面积和速度优化的VBSME硬件结构.其中,绝对差累加和(SAD,Sum of Absolute Differences)的计算采用基于随机存储器(RAM,Random Access Memory)的累加计算方式,比基于寄存器合并的方式节省了面积并增加了速度;通过采用脉动比较链而非总线结构,增强了多个SAD值的比较能力,并能高效地实现对部分差排除算法(PDE,Partial Difference Elimination)的支持.基于Virtex-II型FPGA器件,本结构消耗了2261个slice,时钟频率达到164MHz,在搜索窗口为16×16时可实时处理标清格式的视频.与同类设计相比,设计的面积可减少77%,速度增加218%,FPGA的硬件效率显著提升.

     

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出版历程
  • 收稿日期:  2008-11-11
  • 网络出版日期:  2009-11-30

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