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基于FPGA的高光谱异常目标检测RXD算法加速方案

郑毓轩 李云松 师艳子 曲家慧 谢卫莹

郑毓轩, 李云松, 师艳子, 等 . 基于FPGA的高光谱异常目标检测RXD算法加速方案[J]. 北京航空航天大学学报, 2018, 44(12): 2556-2567. doi: 10.13700/j.bh.1001-5965.2018.0344
引用本文: 郑毓轩, 李云松, 师艳子, 等 . 基于FPGA的高光谱异常目标检测RXD算法加速方案[J]. 北京航空航天大学学报, 2018, 44(12): 2556-2567. doi: 10.13700/j.bh.1001-5965.2018.0344
ZHENG Yuxuan, LI Yunsong, SHI Yanzi, et al. Acceleration scheme of RXD algorithm based on FPGA for hyperspectral anomaly target detection[J]. Journal of Beijing University of Aeronautics and Astronautics, 2018, 44(12): 2556-2567. doi: 10.13700/j.bh.1001-5965.2018.0344(in Chinese)
Citation: ZHENG Yuxuan, LI Yunsong, SHI Yanzi, et al. Acceleration scheme of RXD algorithm based on FPGA for hyperspectral anomaly target detection[J]. Journal of Beijing University of Aeronautics and Astronautics, 2018, 44(12): 2556-2567. doi: 10.13700/j.bh.1001-5965.2018.0344(in Chinese)

基于FPGA的高光谱异常目标检测RXD算法加速方案

doi: 10.13700/j.bh.1001-5965.2018.0344
基金项目: 

国家自然科学基金 61502367

国家自然科学基金 61501346

国家自然科学基金 61701360

国家自然科学基金 61571345

国家自然科学基金 91538101

高等学校学科创新引智计划("111计划") B08038

长江学者特聘教授支持计划 CJT160102

详细信息
    作者简介:

    郑毓轩  男, 硕士研究生。主要研究方向:高光谱遥感图像处理、高性能计算和机器学习

    李云松  男, 博士, 教授, 博士生导师。主要研究方向:图像视频压缩编码、图像处理、高性能计算和芯片设计

    通讯作者:

    李云松,E-mail: ysli@mail.xidian.edu.cn

  • 中图分类号: TP751

Acceleration scheme of RXD algorithm based on FPGA for hyperspectral anomaly target detection

Funds: 

National Natural Science Foundation of China 61502367

National Natural Science Foundation of China 61501346

National Natural Science Foundation of China 61701360

National Natural Science Foundation of China 61571345

National Natural Science Foundation of China 91538101

111 Project B08038

Yangtze River Scholar Bonus Schemes of China CJT160102

More Information
  • 摘要:

    高光谱图像在带来丰富光谱信息的同时,其数据量大和维数高的特性也使得各种目标检测算法进行处理时往往产生庞大的运算量,所以采用可以实现高光谱异常目标检测算法的高速处理方案显得尤为迫切和重要。考虑到现场可编程门阵列(FPGA)强大的并行计算能力和极具灵活的设计方式,针对高光谱异常目标检测RXD算法中协方差矩阵及其逆的计算量过大的问题,以分块并行和正交三角(QR)分解为主要加速思想,利用高层次综合(HLS)工具对算法进行优化,提出了RXD算法在FPGA平台上的加速方案。实验结果表明,所提出的基于FPGA平台的加速方案可以在保持算法检测性能的同时达到相较于CPU实现7.04倍的加速,验证了加速方案的正确有效性。

     

  • 图 1  分块相乘求自相关矩阵的描述

    Figure 1.  Description of finding autocorrelation matrix by block multiplication

    图 2  并行结构示意图

    Figure 2.  Schematic diagram of parallel structure

    图 3  旋转变换示意图

    Figure 3.  Schematic diagram of rotation transformation

    图 4  QR分解求逆矩阵的实现方案

    Figure 4.  Implementation scheme of finding inverse matrix by QR decomposition

    图 5  数组分割的不同类型

    Figure 5.  Different types of array partition

    图 6  循环展开示意图

    Figure 6.  Schematic diagram of cyclic unrolling

    图 7  流水线处理示意图

    Figure 7.  Schematic diagram of pipeline processing

    图 8  Cuprite数据描述

    Figure 8.  Cuprite data description

    图 9  模拟图像中25个异常目标分布

    Figure 9.  25 anomaly target distributions in simulated images

    图 10  HLS与MATLAB实现结果对比

    Figure 10.  Comparison of implementation results between HLS and MATLAB

    图 11  HLS与MATLAB实现结果的相对误差

    Figure 11.  Relative error of implementation results of HLS and MATLAB

    表  1  添加约束项后2种方法的时序

    Table  1.   Timing sequence after adding constraints of two methods

    方法 最小时延/
    clk
    最大时延/
    clk
    最小数据间隔/clk 最大数据间隔/clk
    传统法 4286520030 4286520030 4286520031 4286520031
    加速法 733332624 733332624 733332625 733332625
    注:clk—一个时钟周期。
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    表  2  加速法的资源利用情况

    Table  2.   Resource utilization results of acceleration scheme

    资源利用数 BRAM_18K DSP48E FF LUT
    表达式资源数 0 74
    实例资源数 131 11472 27045
    存储资源数 40 0 0
    乘法器资源数 1747
    寄存器资源数 203
    总计 40 131 11675 28866
    可用资源数 2060 2800 607200 303600
    资源利用率/% 1 4 1 9
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    表  3  2种方案的时序情况对比

    Table  3.   Comparison of timing sequence between two schemes

    方案 最小时延/
    clk
    最大时延/
    clk
    最小数据间隔/clk 最大数据间隔/clk
    169502204 354001169 169502205 354001170
    57877695 256307850 57877696 256307851
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    表  4  添加优化前后2种方案的资源利用情况

    Table  4.   Comparison of resource utilization results before and after optimization between two schemes

    资源利用数 BRAM_18K DSP48E FF LUT
    实例资源数 512/288 94/88 14 512/21238 20691/61334
    存储资源数 768/432 0 0
    乘法器资源数 58/418
    寄存器资源数 9/9
    总计 1280/720 94/88 14521/21247 20749/61752
    可用资源数 2060 2800 607200 303600
    资源利用率/% 62/34 3/3 2/3 6/20
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    表  5  基于FPGA的RXD算法实现的时序估计结果

    Table  5.   Timing sequence estimation results for FPGA-based implementation of RXD algorithn

    时钟周期/ns 最小时延/
    clk
    最大时延/
    clk
    最小数据间隔/clk 最大数据间隔/clk
    9.78 1552545313 1779318286 1552545314 1779318287
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    表  6  基于FPGA的RXD算法实现的资源利用情况

    Table  6.   Resource utilization results for FPGA-based implementation of RXD algorithn

    资源利用数 BRAM_18K DSP48E FF LUT
    表达式资源数 1 0 5390
    实例资源数 40 244 66088 92578
    存储资源数 978 0 0
    乘法器资源数 10556
    寄存器资源数 4109 32
    总计 1018 246 70197 108556
    可用资源数 2060 2800 607200 303600
    资源利用率/% 49 8 11 35
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    表  7  CPU和FPGA平台实现RXD算法的处理时间对比

    Table  7.   Comparison of processing time measured for RXD algorithm between CPU and FPGA implementations

    CPU
    处理时间/s
    FPGA 加速比
    时钟周期/
    ns
    最小时延/
    clk
    处理时间/s
    111.29 9.78 1552545313 15.81 7.04
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出版历程
  • 收稿日期:  2018-06-11
  • 录用日期:  2018-07-13
  • 刊出日期:  2018-12-20

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