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一种新的胚胎电子细胞阵列测试结构

李丹阳 蔡金燕 孟亚峰 朱赛

李丹阳, 蔡金燕, 孟亚峰, 等 . 一种新的胚胎电子细胞阵列测试结构[J]. 北京航空航天大学学报, 2018, 44(2): 349-362. doi: 10.13700/j.bh.1001-5965.2017.0321
引用本文: 李丹阳, 蔡金燕, 孟亚峰, 等 . 一种新的胚胎电子细胞阵列测试结构[J]. 北京航空航天大学学报, 2018, 44(2): 349-362. doi: 10.13700/j.bh.1001-5965.2017.0321
LI Danyang, CAI Jinyan, MENG Yafeng, et al. A novel testing architecture for embryonics array[J]. Journal of Beijing University of Aeronautics and Astronautics, 2018, 44(2): 349-362. doi: 10.13700/j.bh.1001-5965.2017.0321(in Chinese)
Citation: LI Danyang, CAI Jinyan, MENG Yafeng, et al. A novel testing architecture for embryonics array[J]. Journal of Beijing University of Aeronautics and Astronautics, 2018, 44(2): 349-362. doi: 10.13700/j.bh.1001-5965.2017.0321(in Chinese)

一种新的胚胎电子细胞阵列测试结构

doi: 10.13700/j.bh.1001-5965.2017.0321
基金项目: 

国家自然科学基金 61601495

详细信息
    作者简介:

    李丹阳  男, 博士研究生。主要研究方向:电子装备故障检测与自修复

    蔡金燕 女, 教授, 博士生导师。主要研究方向:电子系统可靠性分析与设计、电子系统仿生自修复设计等

    孟亚峰  男, 副教授, 硕士生导师。主要研究方向:电子系统可靠性分析与设计、电子系统仿生自修复设计等

    朱赛  男, 博士, 讲师。主要研究方向:仿生电子系统设计及电子系统自修复设计

    通讯作者:

    蔡金燕, E-mail:cjyrad@163.com

  • 中图分类号: TP302.8

A novel testing architecture for embryonics array

Funds: 

National Natural Science Foundation of China 61601495

More Information
  • 摘要:

    针对胚胎电子细胞阵列中测试结构与故障检测和定位方法受电子细胞和阵列结构限制较大,故障检测和定位能力有限,硬件消耗大等问题,提出一种由可配置边界扫描结构和可配置内部扫描结构组成的新的测试结构。基于这种测试结构,提出了寄存器传输级故障检测和细胞级故障定位相结合的故障检测和定位方法。仿真实验以s27电路为例,详细介绍了故障检测和定位的具体过程并对测试结构的硬件消耗进行了分析。仿真和分析结果表明,本文方法可有效检测并在细胞级定位故障,而且随着阵列规模增大,测试结构的硬件消耗所占比例明显下降,适用于大规模胚胎电子细胞阵列。

     

  • 图 1  胚胎电子细胞阵列

    Figure 1.  Embryonics array

    图 2  胚胎电子细胞阵列中的测试结构

    Figure 2.  Testing architecture in embryonics array

    图 3  电子细胞结构

    Figure 3.  Electronic cell architecture

    图 4  可配置边界扫描单元结构

    Figure 4.  Configurable boundary scan cell architecture

    图 5  可配置内部扫描结构

    Figure 5.  Configurable inner scan architecture

    图 6  内部扫描单元结构

    Figure 6.  Inner scan unit architecture

    图 7  可配置内部扫描开关盒

    Figure 7.  Configurable inner scan switch box

    图 8  电子细胞中的扫描触发器结构

    Figure 8.  Scan flip-flop in electronic cell architecture

    图 9  故障模型

    Figure 9.  Fault model

    图 10  C17电路结构的等价变换

    Figure 10.  Equivalent transformation of C17 circuit structure

    图 11  测试向量生成流程

    Figure 11.  Flowchart of test vector generation

    图 12  故障定位流程

    Figure 12.  Flowchart of fault location

    图 13  扫描范围

    Figure 13.  Scan scope

    图 14  电子细胞的故障

    Figure 14.  Faults in electronic cell

    图 15  s27电路结构

    Figure 15.  s27 circuit architecture

    图 16  s27电路的布局布线结果

    Figure 16.  Placement and routing result of s27 circuit

    图 17  s27电路中的电子细胞

    Figure 17.  Electronic cell in s27 circuit

    图 18  故障检测

    Figure 18.  Fault detection

    图 19  扫描测试

    Figure 19.  Scan test

    图 20  硬件消耗比较

    Figure 20.  Hardware cost comparison

    图 21  测试结构硬件消耗所占比例

    Figure 21.  Proportion of testing architecture hardware cost

    表  1  基因编码

    Table  1.   Gene code

    基因功能 开关盒控制 LUT输入选择 输出控制 LUT功能
    编码位置 36~25 24~17 16 15~0
    下载: 导出CSV

    表  2  基因库

    Table  2.   Gene bank

    细胞坐标 细胞基因
    (0, 0) 1FBE000000
    (1, 0) 1EBE000000
    (2, 0) 18EE138888
    (3, 0) 14FE000000
    (0, 1) 0F9E000000
    (1, 1) 18DEC6EFCC
    (2, 1) 1B1DC2FFFB
    (3, 1) 0F761ABEBE
    (0, 2) 1F9A000000
    (1, 2) 1F5C394F4F
    (2, 2) 07BC9D95C0
    (3, 2) 07FA000000
    (0, 3) 1FF2000000
    (1, 3) 07FE000000
    (2, 3) 1FF2000000
    (3, 3) 0FFE000000
    下载: 导出CSV

    表  3  最小测试向量集

    Table  3.   Minimal test vector set

    序号 测试向量 正常响应 可检测
    故障数
    (I0, I1, I2, I3, D0, D1, D2) (D0, D1, D2, O)
    1 (1, 0, 0, 1, 1, 0, 0) (0, 1, 0, 1) 16
    2 (1, 1, 1, 0, 1, 1, 1) (0, 0, 1, 1) 8
    3 (0, 0, 0, 0, 0, 0, 0) (0, 0, 0, 1) 9
    4 (1, 0, 0, 1, 0, 1, 1) (0, 1, 0, 1) 3
    5 (1, 0, 1, 1, 0, 0, 1) (0, 1, 0, 1) 4
    6 (1, 0, 0, 1, 0, 0, 1) (0, 0, 1, 0) 12
    7 (0, 0, 0, 0, 1, 0, 1) (1, 0, 1, 0) 2
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    表  4  测试数据

    Table  4.   Test data

    扫描范围 数据
    H1 01110000
    H2 01111000
    H3 00100110
    V0 00000010
    V1 01100010
    V2 00010111
    V3 01011110
    V4 01000100
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    表  5  故障判断结果

    Table  5.   Fault diagnosis results

    坐标 实际
    输入
    实际
    输出
    正常
    响应
    d dn dr 判断
    结果
    (0, 0) (1, 0, 0, ) (0, 0, 1, ) (0, 0, 1, 0) 正常
    (1, 0) (1, 0, 1, ) (0, 0, 1, ) (0, 1, 1, 0) 故障
    (2, 0) (1, 1, 0, ) (1, 0, 1, ) (1, 0, 1, 0) 1 0 0 正常
    (3, 0) (1, 0, 0, ) (0, 1, 0, ) (0, 1, 0, 0) 正常
    (0, 1) (0, 0, 0, 0) (0, 0, 0, 0) (0, 0, 0, 0) 正常
    (1, 1) (0, 1, 1, 0) (0, 0, 0, 0) (0, 0, 0, 0) 正常
    (2, 1) (0, 1, 1, 1) (1, 1, 1, 1) (1, 1, 1, 1) 正常
    (3, 1) (1, 0, 1, 1) (1, 1, 0, 0) (1, 1, 0, 0) 正常
    (0, 2) (0, 1, 0, 0) (0, 0, 1, 0) (0, 0, 1, 0) 正常
    (1, 2) (1, 0, 1, 0) (0, 1, 0, 1) (0, 1, 0, 1) 1 1 1 正常
    (2, 2) (0, 1, 1, 1) (1, 0, 0, 1) (1, 0, 0, 1) 1 0 0 正常
    (3, 2) (0, 0, 0, 1) (1, 0, 0, 1) (1, 0, 0, 1) 正常
    (0, 3) (0, ,1, 0) (0, ,0, 1) (0, 0, 0, 1) 正常
    (1, 3) (0, ,0, 1) (1, ,0, 0) (1, 0, 0, 0) 正常
    (2, 3) (0, ,1, 0) (0, ,0, 1) (0, 0, 0, 1) 正常
    (3, 3) (0, ,1, 0) (1, ,0, 0) (1, 0, 0, 0) 正常
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    表  6  基本逻辑单元的硬件消耗

    Table  6.   Hardware cost of basic logic units

    基本逻辑单元 晶体管数量
    D触发器[25] 24
    SRAM单元[25] 6
    2选1多路选择器[26] 8
    三态缓冲器[27] 7
    全加器[28] 28
    下载: 导出CSV
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出版历程
  • 收稿日期:  2017-05-15
  • 录用日期:  2017-08-11
  • 刊出日期:  2018-02-20

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